1/* SPDX-License-Identifier: MIT */
2/*
3 * Copyright © 2023 Intel Corporation
4 */
5
6#ifndef __VLV_DPIO_PHY_REGS_H__
7#define __VLV_DPIO_PHY_REGS_H__
8
9#include "intel_display_reg_defs.h"
10
11#define _VLV_CMN(dw) (0x8100 + (dw) * 4)
12#define _CHV_CMN(cl, dw) (0x8100 - (cl) * 0x80 + (dw) * 4)
13#define _VLV_PLL(ch, dw) (0x8000 + (ch) * 0x20 + (dw) * 4) /* dw 0-7,16-23 */
14#define _CHV_PLL(ch, dw) (0x8000 + (ch) * 0x180 + (dw) * 4)
15#define _VLV_REF(dw) (0x80a0 + ((dw) - 8) * 4) /* dw 8-15 */
16#define _VLV_PCS(ch, spline, dw) (0x200 + (ch) * 0x2400 + (spline) * 0x200 + (dw) * 4)
17#define _VLV_PCS_GRP(ch, dw) (0x8200 + (ch) * 0x200 + (dw) * 4)
18#define _VLV_PCS_BCAST(dw) (0xc000 + (dw) * 4)
19#define _VLV_TX(ch, lane, dw) (0x80 + (ch) * 0x2400 + (lane) * 0x200 + (dw) * 4)
20#define _VLV_TX_GRP(ch, dw) (0x8280 + (ch) * 0x200 + (dw) * 4)
21#define _VLV_TX_BCAST(dw) (0xc080 + (dw) * 4)
22
23/*
24 * Per pipe/PLL DPIO regs
25 */
26#define VLV_PLL_DW3(ch) _VLV_PLL((ch), 3)
27#define DPIO_S1_DIV_MASK REG_GENMASK(30, 28)
28#define DPIO_S1_DIV(s1) REG_FIELD_PREP(DPIO_S1_DIV_MASK, (s1))
29#define DPIO_S1_DIV_DAC 0 /* 10, DAC 25-225M rate */
30#define DPIO_S1_DIV_HDMIDP 1 /* 5, DAC 225-400M rate */
31#define DPIO_S1_DIV_LVDS1 2 /* 14 */
32#define DPIO_S1_DIV_LVDS2 3 /* 7 */
33#define DPIO_K_DIV_MASK REG_GENMASK(27, 24)
34#define DPIO_K_DIV(k) REG_FIELD_PREP(DPIO_K_DIV_MASK, (k))
35#define DPIO_P1_DIV_MASK REG_GENMASK(23, 21)
36#define DPIO_P1_DIV(p1) REG_FIELD_PREP(DPIO_P1_DIV_MASK, (p1))
37#define DPIO_P2_DIV_MASK REG_GENMASK(20, 16)
38#define DPIO_P2_DIV(p2) REG_FIELD_PREP(DPIO_P2_DIV_MASK, (p2))
39#define DPIO_N_DIV_MASK REG_GENMASK(15, 12)
40#define DPIO_N_DIV(n) REG_FIELD_PREP(DPIO_N_DIV_MASK, (n))
41#define DPIO_ENABLE_CALIBRATION REG_BIT(11)
42#define DPIO_M1_DIV_MASK REG_GENMASK(10, 8)
43#define DPIO_M1_DIV(m1) REG_FIELD_PREP(DPIO_M1_DIV_MASK, (m1))
44#define DPIO_M2_DIV_MASK REG_GENMASK(7, 0)
45#define DPIO_M2_DIV(m2) REG_FIELD_PREP(DPIO_M2_DIV_MASK, (m2))
46
47#define VLV_PLL_DW5(ch) _VLV_PLL((ch), 5)
48#define DPIO_REFSEL_OVERRIDE REG_BIT(27)
49#define DPIO_PLL_MODESEL_MASK REG_GENMASK(26, 24)
50#define DPIO_BIAS_CURRENT_CTL_MASK REG_GENMASK(22, 20) /* always 0x7 */
51#define DPIO_PLL_REFCLK_SEL_MASK REG_GENMASK(17, 16)
52#define DPIO_DRIVER_CTL_MASK REG_GENMASK(15, 12) /* always set to 0x8 */
53#define DPIO_CLK_BIAS_CTL_MASK REG_GENMASK(11, 8) /* always set to 0x5 */
54
55#define VLV_PLL_DW7(ch) _VLV_PLL((ch), 7)
56
57#define VLV_PLL_DW16(ch) _VLV_PLL((ch), 16)
58
59#define VLV_PLL_DW17(ch) _VLV_PLL((ch), 17)
60
61#define VLV_PLL_DW18(ch) _VLV_PLL((ch), 18)
62
63#define VLV_PLL_DW19(ch) _VLV_PLL((ch), 19)
64
65#define VLV_REF_DW11 _VLV_REF(11)
66
67#define VLV_CMN_DW0 _VLV_CMN(0)
68
69/*
70 * Per DDI channel DPIO regs
71 */
72#define VLV_PCS_DW0_GRP(ch) _VLV_PCS_GRP((ch), 0)
73#define VLV_PCS01_DW0(ch) _VLV_PCS((ch), 0, 0)
74#define VLV_PCS23_DW0(ch) _VLV_PCS((ch), 1, 0)
75#define DPIO_PCS_TX_LANE2_RESET REG_BIT(16)
76#define DPIO_PCS_TX_LANE1_RESET REG_BIT(7)
77#define DPIO_LEFT_TXFIFO_RST_MASTER2 REG_BIT(4)
78#define DPIO_RIGHT_TXFIFO_RST_MASTER2 REG_BIT(3)
79
80#define VLV_PCS_DW1_GRP(ch) _VLV_PCS_GRP((ch), 1)
81#define VLV_PCS01_DW1(ch) _VLV_PCS((ch), 0, 1)
82#define VLV_PCS23_DW1(ch) _VLV_PCS((ch), 1, 1)
83#define CHV_PCS_REQ_SOFTRESET_EN REG_BIT(23)
84#define DPIO_PCS_CLK_CRI_RXEB_EIOS_EN REG_BIT(22)
85#define DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN REG_BIT(21)
86#define DPIO_PCS_CLK_DATAWIDTH_MASK REG_GENMASK(7, 6)
87#define DPIO_PCS_CLK_DATAWIDTH_8_10 REG_FIELD_PREP(DPIO_PCS_CLK_DATAWIDTH_MASK, 1)
88#define DPIO_PCS_CLK_DATAWIDTH_16_20 REG_FIELD_PREP(DPIO_PCS_CLK_DATAWIDTH_MASK, 2)
89#define DPIO_PCS_CLK_DATAWIDTH_32_40 REG_FIELD_PREP(DPIO_PCS_CLK_DATAWIDTH_MASK, 3)
90#define DPIO_PCS_CLK_SOFT_RESET REG_BIT(5)
91
92#define VLV_PCS_DW8_GRP(ch) _VLV_PCS_GRP((ch), 8)
93#define VLV_PCS01_DW8(ch) _VLV_PCS((ch), 0, 8)
94#define VLV_PCS23_DW8(ch) _VLV_PCS((ch), 1, 8)
95#define DPIO_PCS_USEDCLKCHANNEL REG_BIT(21)
96#define DPIO_PCS_USEDCLKCHANNEL_OVRRIDE REG_BIT(20)
97
98#define VLV_PCS_DW9_GRP(ch) _VLV_PCS_GRP((ch), 9)
99#define VLV_PCS01_DW9(ch) _VLV_PCS((ch), 0, 9)
100#define VLV_PCS23_DW9(ch) _VLV_PCS((ch), 1, 9)
101#define DPIO_PCS_TX2MARGIN_MASK REG_GENMASK(15, 13)
102#define DPIO_PCS_TX2MARGIN_000 REG_FIELD_PREP(DPIO_PCS_TX2MARGIN_MASK, 0)
103#define DPIO_PCS_TX2MARGIN_101 REG_FIELD_PREP(DPIO_PCS_TX2MARGIN_MASK, 1)
104#define DPIO_PCS_TX1MARGIN_MASK REG_GENMASK(12, 10)
105#define DPIO_PCS_TX1MARGIN_000 REG_FIELD_PREP(DPIO_PCS_TX1MARGIN_MASK, 0)
106#define DPIO_PCS_TX1MARGIN_101 REG_FIELD_PREP(DPIO_PCS_TX1MARGIN_MASK, 1)
107
108#define VLV_PCS_DW10_GRP(ch) _VLV_PCS_GRP((ch), 10)
109#define VLV_PCS01_DW10(ch) _VLV_PCS((ch), 0, 10)
110#define VLV_PCS23_DW10(ch) _VLV_PCS((ch), 1, 10)
111#define DPIO_PCS_SWING_CALC_TX1_TX3 REG_BIT(31)
112#define DPIO_PCS_SWING_CALC_TX0_TX2 REG_BIT(30)
113#define DPIO_PCS_TX2DEEMP_MASK REG_GENMASK(27, 24)
114#define DPIO_PCS_TX2DEEMP_9P5 REG_FIELD_PREP(DPIO_PCS_TX2DEEMP_MASK, 0)
115#define DPIO_PCS_TX2DEEMP_6P0 REG_FIELD_PREP(DPIO_PCS_TX2DEEMP_MASK, 2)
116#define DPIO_PCS_TX1DEEMP_MASK REG_GENMASK(19, 16)
117#define DPIO_PCS_TX1DEEMP_9P5 REG_FIELD_PREP(DPIO_PCS_TX1DEEMP_MASK, 0)
118#define DPIO_PCS_TX1DEEMP_6P0 REG_FIELD_PREP(DPIO_PCS_TX1DEEMP_MASK, 2)
119
120#define VLV_PCS_DW11_GRP(ch) _VLV_PCS_GRP((ch), 11)
121#define VLV_PCS01_DW11(ch) _VLV_PCS((ch), 0, 11)
122#define VLV_PCS23_DW11(ch) _VLV_PCS((ch), 1, 11)
123#define DPIO_TX2_STAGGER_MASK_MASK REG_GENMASK(28, 24)
124#define DPIO_TX2_STAGGER_MASK(x) REG_FIELD_PREP(DPIO_TX2_STAGGER_MASK_MASK, (x))
125#define DPIO_LANEDESKEW_STRAP_OVRD REG_BIT(3)
126#define DPIO_LEFT_TXFIFO_RST_MASTER REG_BIT(1)
127#define DPIO_RIGHT_TXFIFO_RST_MASTER REG_BIT(0)
128
129#define VLV_PCS_DW12_GRP(ch) _VLV_PCS_GRP((ch), 12)
130#define VLV_PCS01_DW12(ch) _VLV_PCS((ch), 0, 12)
131#define VLV_PCS23_DW12(ch) _VLV_PCS((ch), 1, 12)
132#define DPIO_TX2_STAGGER_MULT_MASK REG_GENMASK(22, 20)
133#define DPIO_TX2_STAGGER_MULT(x) REG_FIELD_PREP(DPIO_TX2_STAGGER_MULT_MASK, (x))
134#define DPIO_TX1_STAGGER_MULT_MASK REG_GENMASK(20, 16)
135#define DPIO_TX1_STAGGER_MULT(x) REG_FIELD_PREP(DPIO_TX1_STAGGER_MULT_MASK, (x))
136#define DPIO_TX1_STAGGER_MASK_MASK REG_GENMASK(12, 8)
137#define DPIO_TX1_STAGGER_MASK(x) REG_FIELD_PREP(DPIO_TX1_STAGGER_MASK_MASK, (x))
138#define DPIO_LANESTAGGER_STRAP_OVRD REG_BIT(6)
139#define DPIO_LANESTAGGER_STRAP_MASK REG_GENMASK(4, 0)
140#define DPIO_LANESTAGGER_STRAP(x) REG_FIELD_PREP(DPIO_LANESTAGGER_STRAP_MASK, (x))
141
142#define VLV_PCS_DW14_GRP(ch) _VLV_PCS_GRP((ch), 14)
143#define VLV_PCS01_DW14(ch) _VLV_PCS((ch), 0, 14)
144#define VLV_PCS23_DW14(ch) _VLV_PCS((ch), 1, 14)
145
146#define VLV_PCS_DW17_BCAST _VLV_PCS_BCAST(17)
147#define VLV_PCS_DW17_GRP(ch) _VLV_PCS_GRP((ch), 17)
148#define VLV_PCS01_DW17(ch) _VLV_PCS((ch), 0, 17)
149#define VLV_PCS23_DW17(ch) _VLV_PCS((ch), 1, 17)
150
151#define VLV_PCS_DW23_GRP(ch) _VLV_PCS_GRP((ch), 23)
152#define VLV_PCS01_DW23(ch) _VLV_PCS((ch), 0, 23)
153#define VLV_PCS23_DW23(ch) _VLV_PCS((ch), 1, 23)
154
155#define VLV_TX_DW2_GRP(ch) _VLV_TX_GRP((ch), 2)
156#define VLV_TX_DW2(ch, lane) _VLV_TX((ch), (lane), 2)
157#define DPIO_SWING_MARGIN000_MASK REG_GENMASK(23, 16)
158#define DPIO_SWING_MARGIN000(x) REG_FIELD_PREP(DPIO_SWING_MARGIN000_MASK, (x))
159#define DPIO_UNIQ_TRANS_SCALE_MASK REG_GENMASK(15, 8)
160#define DPIO_UNIQ_TRANS_SCALE(x) REG_FIELD_PREP(DPIO_UNIQ_TRANS_SCALE_MASK, (x))
161
162#define VLV_TX_DW3_GRP(ch) _VLV_TX_GRP((ch), 3)
163#define VLV_TX_DW3(ch, lane) _VLV_TX((ch), (lane), 3)
164/* The following bit for CHV phy */
165#define DPIO_TX_UNIQ_TRANS_SCALE_EN REG_BIT(27)
166#define DPIO_SWING_MARGIN101_MASK REG_GENMASK(23, 16)
167#define DPIO_SWING_MARGIN101(x) REG_FIELD_PREP(DPIO_SWING_MARGIN101_MASK, (x))
168
169#define VLV_TX_DW4_GRP(ch) _VLV_TX_GRP((ch), 4)
170#define VLV_TX_DW4(ch, lane) _VLV_TX((ch), (lane), 4)
171#define DPIO_SWING_DEEMPH9P5_MASK REG_GENMASK(31, 24)
172#define DPIO_SWING_DEEMPH9P5(x) REG_FIELD_PREP(DPIO_SWING_DEEMPH9P5_MASK, (x))
173#define DPIO_SWING_DEEMPH6P0_MASK REG_GENMASK(23, 16)
174#define DPIO_SWING_DEEMPH6P0_SHIFT REG_FIELD_PREP(DPIO_SWING_DEEMPH6P0_MASK, (x))
175
176#define VLV_TX_DW5_GRP(ch) _VLV_TX_GRP((ch), 5)
177#define VLV_TX_DW5(ch, lane) _VLV_TX((ch), (lane), 5)
178#define DPIO_TX_OCALINIT_EN REG_BIT(31)
179
180#define VLV_TX_DW11_GRP(ch) _VLV_TX_GRP((ch), 11)
181#define VLV_TX_DW11(ch, lane) _VLV_TX((ch), (lane), 11)
182
183#define VLV_TX_DW14_GRP(ch) _VLV_TX_GRP((ch), 14)
184#define VLV_TX_DW14(ch, lane) _VLV_TX((ch), (lane), 14)
185
186/* CHV dpPhy registers */
187#define CHV_PLL_DW0(ch) _CHV_PLL((ch), 0)
188#define DPIO_CHV_M2_DIV_MASK REG_GENMASK(7, 0)
189#define DPIO_CHV_M2_DIV(m2) REG_FIELD_PREP(DPIO_CHV_M2_DIV_MASK, (m2))
190
191#define CHV_PLL_DW1(ch) _CHV_PLL((ch), 1)
192#define DPIO_CHV_N_DIV_MASK REG_GENMASK(11, 8)
193#define DPIO_CHV_N_DIV(n) REG_FIELD_PREP(DPIO_CHV_N_DIV_MASK, (n))
194#define DPIO_CHV_M1_DIV_MASK REG_GENMASK(2, 0)
195#define DPIO_CHV_M1_DIV(m1) REG_FIELD_PREP(DPIO_CHV_M1_DIV_MASK, (m1))
196#define DPIO_CHV_M1_DIV_BY_2 0
197
198#define CHV_PLL_DW2(ch) _CHV_PLL((ch), 2)
199#define DPIO_CHV_M2_FRAC_DIV_MASK REG_GENMASK(21, 0)
200#define DPIO_CHV_M2_FRAC_DIV(m2_frac) REG_FIELD_PREP(DPIO_CHV_M2_FRAC_DIV_MASK, (m2_frac))
201
202#define CHV_PLL_DW3(ch) _CHV_PLL((ch), 3)
203#define DPIO_CHV_FRAC_DIV_EN REG_BIT(16)
204#define DPIO_CHV_SECOND_MOD REG_BIT(8)
205#define DPIO_CHV_FEEDFWD_GAIN_MASK REG_GENMASK(3, 0)
206#define DPIO_CHV_FEEDFWD_GAIN(x) REG_FIELD_PREP(DPIO_CHV_FEEDFWD_GAIN_MASK, (x))
207
208#define CHV_PLL_DW6(ch) _CHV_PLL((ch), 6)
209#define DPIO_CHV_GAIN_CTRL_MASK REG_GENMASK(18, 16)
210#define DPIO_CHV_GAIN_CTRL(x) REG_FIELD_PREP(DPIO_CHV_GAIN_CTRL_MASK, (x))
211#define DPIO_CHV_INT_COEFF_MASK REG_GENMASK(12, 8)
212#define DPIO_CHV_INT_COEFF(x) REG_FIELD_PREP(DPIO_CHV_INT_COEFF_MASK, (x))
213#define DPIO_CHV_PROP_COEFF_MASK REG_GENMASK(3, 0)
214#define DPIO_CHV_PROP_COEFF(x) REG_FIELD_PREP(DPIO_CHV_PROP_COEFF_MASK, (x))
215
216#define CHV_PLL_DW8(ch) _CHV_PLL((ch), 8)
217#define DPIO_CHV_TDC_TARGET_CNT_MASK REG_GENMASK(9, 0)
218#define DPIO_CHV_TDC_TARGET_CNT(x) REG_FIELD_PREP(DPIO_CHV_TDC_TARGET_CNT_MASK, (x))
219
220#define CHV_PLL_DW9(ch) _CHV_PLL((ch), 9)
221#define DPIO_CHV_INT_LOCK_THRESHOLD_MASK REG_GENMASK(3, 1)
222#define DPIO_CHV_INT_LOCK_THRESHOLD(x) REG_FIELD_PREP(DPIO_CHV_INT_LOCK_THRESHOLD_MASK, (x))
223#define DPIO_CHV_INT_LOCK_THRESHOLD_SEL_COARSE REG_BIT(0) /* 1: coarse & 0 : fine */
224
225#define CHV_CMN_DW0_CH0 _CHV_CMN(0, 0)
226#define DPIO_ALLDL_POWERDOWN_CH0 REG_BIT(19)
227#define DPIO_ANYDL_POWERDOWN_CH0 REG_BIT(18)
228#define DPIO_ALLDL_POWERDOWN BIT(1)
229#define DPIO_ANYDL_POWERDOWN BIT(0)
230
231#define CHV_CMN_DW5_CH0 _CHV_CMN(0, 5)
232#define CHV_BUFRIGHTENA1_MASK REG_GENMASK(21, 20)
233#define CHV_BUFRIGHTENA1_DISABLE REG_FIELD_PREP(CHV_BUFRIGHTENA1_MASK, 0)
234#define CHV_BUFRIGHTENA1_NORMAL REG_FIELD_PREP(CHV_BUFRIGHTENA1_MASK, 1)
235#define CHV_BUFRIGHTENA1_FORCE REG_FIELD_PREP(CHV_BUFRIGHTENA1_MASK, 3)
236#define CHV_BUFLEFTENA1_MASK REG_GENMASK(23, 22)
237#define CHV_BUFLEFTENA1_DISABLE REG_FIELD_PREP(CHV_BUFLEFTENA1_MASK, 0)
238#define CHV_BUFLEFTENA1_NORMAL REG_FIELD_PREP(CHV_BUFLEFTENA1_MASK, 1)
239#define CHV_BUFLEFTENA1_FORCE REG_FIELD_PREP(CHV_BUFLEFTENA1_MASK, 3)
240
241#define CHV_CMN_DW13_CH0 _CHV_CMN(0, 13)
242#define CHV_CMN_DW0_CH1 _CHV_CMN(1, 0)
243#define DPIO_CHV_S1_DIV_MASK REG_GENMASK(23, 21)
244#define DPIO_CHV_S1_DIV(s1) REG_FIELD_PREP(DPIO_CHV_S1_DIV_MASK, (s1))
245#define DPIO_CHV_P1_DIV_MASK REG_GENMASK(15, 13)
246#define DPIO_CHV_P1_DIV(p1) REG_FIELD_PREP(DPIO_CHV_P1_DIV_MASK, (p1))
247#define DPIO_CHV_P2_DIV_MASK REG_GENMASK(12, 8)
248#define DPIO_CHV_P2_DIV(p2) REG_FIELD_PREP(DPIO_CHV_P2_DIV_MASK, (p2))
249#define DPIO_CHV_K_DIV_MASK REG_GENMASK(7, 4)
250#define DPIO_CHV_K_DIV(k) REG_FIELD_PREP(DPIO_CHV_K_DIV_MASK, (k))
251#define DPIO_PLL_FREQLOCK REG_BIT(1)
252#define DPIO_PLL_LOCK REG_BIT(0)
253#define CHV_CMN_DW13(ch) _PIPE(ch, CHV_CMN_DW13_CH0, CHV_CMN_DW0_CH1)
254
255#define CHV_CMN_DW14_CH0 _CHV_CMN(0, 14)
256#define CHV_CMN_DW1_CH1 _CHV_CMN(1, 1)
257#define DPIO_AFC_RECAL REG_BIT(14)
258#define DPIO_DCLKP_EN REG_BIT(13)
259#define CHV_BUFLEFTENA2_MASK REG_GENMASK(18, 17) /* CL2 DW1 only */
260#define CHV_BUFLEFTENA2_DISABLE REG_FIELD_PREP(CHV_BUFLEFTENA2_MASK, 0)
261#define CHV_BUFLEFTENA2_NORMAL REG_FIELD_PREP(CHV_BUFLEFTENA2_MASK, 1)
262#define CHV_BUFLEFTENA2_FORCE REG_FIELD_PREP(CHV_BUFLEFTENA2_MASK, 3)
263#define CHV_BUFRIGHTENA2_MASK REG_GENMASK(20, 19) /* CL2 DW1 only */
264#define CHV_BUFRIGHTENA2_DISABLE REG_FIELD_PREP(CHV_BUFRIGHTENA2_MASK, 0)
265#define CHV_BUFRIGHTENA2_NORMAL REG_FIELD_PREP(CHV_BUFRIGHTENA2_MASK, 1)
266#define CHV_BUFRIGHTENA2_FORCE REG_FIELD_PREP(CHV_BUFRIGHTENA2_MASK, 3)
267#define CHV_CMN_DW14(ch) _PIPE(ch, CHV_CMN_DW14_CH0, CHV_CMN_DW1_CH1)
268
269#define CHV_CMN_DW19_CH0 _CHV_CMN(0, 19)
270#define CHV_CMN_DW6_CH1 _CHV_CMN(1, 6)
271#define DPIO_ALLDL_POWERDOWN_CH1 REG_BIT(30) /* CL2 DW6 only */
272#define DPIO_ANYDL_POWERDOWN_CH1 REG_BIT(29) /* CL2 DW6 only */
273#define DPIO_DYNPWRDOWNEN_CH1 REG_BIT(28) /* CL2 DW6 only */
274#define CHV_CMN_USEDCLKCHANNEL REG_BIT(13)
275#define CHV_CMN_DW19(ch) _PIPE(ch, CHV_CMN_DW19_CH0, CHV_CMN_DW6_CH1)
276
277#define CHV_CMN_DW28 _CHV_CMN(0, 28)
278#define DPIO_CL1POWERDOWNEN REG_BIT(23)
279#define DPIO_DYNPWRDOWNEN_CH0 REG_BIT(22)
280#define DPIO_SUS_CLK_CONFIG_MASK REG_GENMASK(1, 0)
281#define DPIO_SUS_CLK_CONFIG_ON REG_FIELD_PREP(DPIO_SUS_CLK_CONFIG_MASK, 0)
282#define DPIO_SUS_CLK_CONFIG_CLKREQ REG_FIELD_PREP(DPIO_SUS_CLK_CONFIG_MASK, 1)
283#define DPIO_SUS_CLK_CONFIG_GATE REG_FIELD_PREP(DPIO_SUS_CLK_CONFIG_MASK, 2)
284#define DPIO_SUS_CLK_CONFIG_GATE_CLKREQ REG_FIELD_PREP(DPIO_SUS_CLK_CONFIG_MASK, 3)
285
286#define CHV_CMN_DW30 _CHV_CMN(0, 30)
287#define DPIO_CL2_LDOFUSE_PWRENB REG_BIT(6)
288#define DPIO_LRC_BYPASS REG_BIT(3)
289
290#define CHV_TX_DW0(ch, lane) _VLV_TX((ch), (lane), 0)
291#define CHV_TX_DW1(ch, lane) _VLV_TX((ch), (lane), 1)
292#define CHV_TX_DW2(ch, lane) _VLV_TX((ch), (lane), 2)
293#define CHV_TX_DW3(ch, lane) _VLV_TX((ch), (lane), 3)
294#define CHV_TX_DW4(ch, lane) _VLV_TX((ch), (lane), 4)
295#define CHV_TX_DW5(ch, lane) _VLV_TX((ch), (lane), 5)
296#define CHV_TX_DW6(ch, lane) _VLV_TX((ch), (lane), 6)
297#define CHV_TX_DW7(ch, lane) _VLV_TX((ch), (lane), 7)
298#define CHV_TX_DW8(ch, lane) _VLV_TX((ch), (lane), 8)
299#define CHV_TX_DW9(ch, lane) _VLV_TX((ch), (lane), 9)
300#define CHV_TX_DW10(ch, lane) _VLV_TX((ch), (lane), 10)
301
302#define CHV_TX_DW11(ch, lane) _VLV_TX((ch), (lane), 11)
303#define DPIO_FRC_LATENCY_MASK REG_GENMASK(10, 8)
304#define DPIO_FRC_LATENCY(x) REG_FIELD_PREP(DPIO_FRC_LATENCY_MASK, (x))
305
306#define CHV_TX_DW14(ch, lane) _VLV_TX((ch), (lane), 14)
307#define DPIO_UPAR REG_BIT(30)
308
309#endif /* __VLV_DPIO_PHY_REGS_H__ */
310